概述

HMC7043旨在满足多载波GSM和LTE基站设计的要求，并通过多种时钟管理和分配特性来简化基带和无线电卡时钟树的设计

HMC7043提供14路低噪声且可配置的输出，可以灵活地与基站收发台(BTS)系统中的许多不同器件接口，如数据转换器、本振、发射/接收模块、现场可编程门阵列(FPGA)和数字前端ASIC等。 HMC7043可生成符合JESD204B接口要求的多达7个DCLK和SYSREF时钟对。

系统设计人员可以生成更少的DCLK和SYSREF对，并针对独立的相位和频率配置其余的输出信号路径。 DCLK和SYSREF时钟输出均可配置为支持CML、LVDS、LVPECL和LVCMOS等不同的信号标准，不同的偏置条件则可调整变化的板插入损耗。

HMC7043独特的特性之一是对14个通道分别进行独立灵活的相位管理。 所有14个通道均支持频率和相位调整。 这些输出还可针对50 Ω或100 Ω内部和外部端接选项进行编程。

HMC7043器件具有RF SYNC功能，支持确定性同步多个HMC7043器件，即确保所有时钟输出从同一时钟沿开始。 可通过改写嵌套式HMC7043或SYSREF控制单元/分频器，然后重新启动具有新相位的输出分频器来实现。

HMC7043采用48引脚、7 mm × 7 mm LFCSP封装，且裸露焊盘接地。

特点

支持JEDEC JESD204B

低加性抖动： <15 fs rms（2457.6 MHz，12 kHz至20 MHz）

极低噪底： -155.2 dBc/Hz (983.04 MHz)

最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK) 

CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx 最高频率达 3200 MHz

JESD204B兼容系统参考(SYSREF)脉冲

25 ps模拟延迟和?时钟输入周期数字延迟，14个时钟输出通道各自都能对延迟进行编程

可调噪底与功耗的关系可通过SPI编程

SYSREF有效中断可简化JESD204B同步

支持确定性同步多个HMC7043器件

RFSYNC引脚或SPI控制的SYNC触发用于输出同步JESD204B

GPIO报警/状态指示用于确定系统状况

时钟输入支持高达6 GHz的频率

片内稳压器提供出色的PSRR

48引脚、7 mm × 7 mm LFCSP封装

应用

JESD204B时钟产生

蜂窝基础设施（多载波GSM、LTE、W-CDMA）

数据转换器时钟

相控阵参考分配

微波基带卡